除了先进制程之外，先进封装也成为延续摩尔定律的关键技术，像是 2.5D、3D 和 Chiplets 等技术在近年来成为半导体产业的热门议题。究竟，先进封装是如何在延续摩尔定律上扮演关键角色？而 2.5D、3D 和 Chiplets 等封装技术又有何特点？
人工智能（AI）、车联网、5G 等应用相继兴起，且皆须使用到高速运算、高速传输、低延迟、低耗能的先进功能芯片；然而，随着运算需求呈倍数成长，究竟要如何延续摩尔定律，成为半导体产业的一大挑战。
芯片微缩愈加困难，异质整合由此而生
换言之，半导体先进制程纷纷迈入了 7 奈米、5 奈米，接着开始朝 3 奈米和 2 奈米迈进，晶体管大小也因此不断接近原子的物理体积限制，电子及物理的限制也让先进制程的持续微缩与升级难度越来越高。
也因此，半导体产业除了持续发展先进制程之外，也“山不转路转”地开始找寻其他既能让芯片维持小体积，同时又保有高效能的方式；而芯片的布局设计，遂成为延续摩尔定律的新解方，异质整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便应运而生，同时成为 IC 芯片的创新动能。
▲ 异质整合成为实现小体积、高效能芯片的另一种方式。（Source：SEMI）
所谓的异质整合，广义而言，就是将两种不同的芯片，例如内存＋逻辑芯片、光电＋电子元件等，透过封装、3D 堆叠等技术整合在一起。换句话说，将两种不同制程、不同性质的芯片整合在一起，都可称为是异质整合。
因为应用市场更加的多元，每项产品的成本、性能和目标族群都不同，因此所需的异质整合技术也不尽相同，市场分众化趋势逐渐浮现。为此，IC 代工、制造及半导体设备业者纷纷投入异质整合发展，2.5D、3D 封装、Chiplets 等现今热门的封装技术，便是基于异质整合的想法，如雨后春笋般浮现。
2.5D 封装有效降低芯片生产成本
过往要将芯片整合在一起，大多使用系统单封装（System in a Package，SiP）技术，像是PiP（Package in Package）封装、PoP（Package on Package）封装等。然而，随着智能手机、AIoT 等应用，不仅需要更高的性能，还要保持小体积、低功耗，在这样的情况下，必须想办法将更多的芯片堆积起来使体积再缩小，因此，目前封装技术除了原有的 SiP 之外，也纷纷朝向立体封装技术发展。
立体封装概略来说，意即直接使用硅晶圆制作的“硅中介板”（Silicon interposer），而不使用以往塑胶制作的“导线载板”，将数个功能不同的芯片，直接封装成一个具更高效能的芯片。换言之，就是朝着芯片叠高的方式，在硅上面不断叠加硅芯片，改善制程成本及物理限制，让摩尔定律得以继续实现。
而立体封装较为人熟知的是 2.5D 与 3D 封装，这边先从 2.5D 封装谈起。所谓的 2.5D 封装，主要的概念是将处理器、内存或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先经由微凸块（Micro Bump）连结，让硅中介板之内金属线可连接不同芯片的电子讯号；接着再透过硅穿孔（TSV）来连结下方的金属凸块（Solder Bump），再经由导线载板连结外部金属球，实现芯片、芯片与封装基板之间更紧密的互连。
▲ 2.5D 和 3D 封装是热门的立体封装技术。（Source：ANSYS）
目前为人所熟知的 2.5D 封装技术，不外乎是台积电的 CoWoS。CoWoS 技术概念，简单来说是先将半导体芯片（像是处理器、内存等），一同放在硅中介层上，再透过 Chip on Wafer（CoW）的封装制程连接至底层基板上。换言之，也就是先将芯片通过 Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把 CoW 芯片与基板连接，整合成 CoWoS；利用这种封装模式，使得多颗芯片可以封装到一起，透过 Si Interposer 互联，达到了封装体积小，功耗低，引脚少的效果。
▲ 台积电 CoWos 封装技术概念。（Source：台积电）
除了 CoWos 外，扇出型晶圆级封装也可归为 2.5D 封装的一种方式。扇出型晶圆级封装技术的原理，是从半导体裸晶的端点上，拉出需要的电路至重分布层（Redistribution Layer），进而形成封装。因此不需封装载板，不用打线（Wire）、凸块（Bump），能够降低 30% 的生产成本，也让芯片更薄。同时也让芯片面积减少许多，也可取代成本较高的直通硅晶穿孔，达到透过封装技术整合不同元件功能的目标。
（首图来源：NXP）
