如今几乎所有数位元件背后的逻辑电路都依赖两种成对晶体管 NMOS 和 PMOS。相同的电压讯号会将其中一个晶体管打开，将另一个关闭。放在一起意味着只有发生些微变化时电流才会流通，大大降低功耗。这些成对晶体管已栉次鳞比在一起好几十年，但如果电路要继续缩小，就必须靠得更近。英特尔（Intel）于本周 IEEE 国际电子元件大会（IEEE International Electron Devices Meeting，IEDM）展示全然不同的排列方式：把一对晶体管堆叠在另一对上面。有效将简单的 CMOS 电路所占面积减半，意味着未来 IC 积体电路芯片上的晶体管密度可能会增加一倍。
方案首先使用广泛认可的下一代晶体管结构，虽有不同称呼，包括奈米片（Nanosheet）、奈米带（Nanoribbon）、奈米线（Nanowire）或环绕式结构（Gate-All-Around，GAA）元件。和目前晶体管主要部分是由垂直硅鳍片组成的常见做法不同，英特尔奈米片的通道区是由多个相互堆叠的水平奈米级薄片组成。
（Source：英特尔）
采用自我对准制程配方，修改制造步骤成为制程重点
英特尔工程师使用这些元件打造极简的 CMOS 逻辑电路，亦即所谓反向器（Inverter）。它需要两个晶体管，两个电源接线，一个输入连线和一个输出连线。即使晶体管也采取像目前并排放置方式，但排列非常紧凑。透过堆叠晶体管并调整互连，反向器面积得以减半。
英特尔打造堆叠式奈米片的配方称为“自我对准”（Self-Aligned）制程，因为实质上可透过相同步骤构建两种元件。这很重要，因为多加第二步骤（如在个别晶圆上构建，然后再将晶圆接合）可能会导致晶圆定位偏移，造成任何潜在的电路破坏。
制程的核心重点是修改奈米片晶体管的制造步骤。首先从重复的硅层和硅锗层开始，然后蚀刻成一个又高又窄的鳍片，然后再将硅锗蚀刻掉，留下一组悬浮的硅奈米片。通常所有奈米片都会形成单一晶体管，但在此，最上面两个奈米片会连接到掺磷硅（Phosphorous-Doped Silicon），目的是为了形成 NMOS 元件，而底部两个奈米片则连接到掺硼硅锗（boron-doped silicon germanium），以产生 PMOS。
（Source：英特尔）
简化整合流程，将应变引进自家元件
这“整合流程”当然复杂得多，但英特尔研究人员一直努力尽可能简化。资深研究员暨元件研究总监 Robert Chau 表示。“整合流程不能太复杂，因为这将影响到以堆叠式 CMOS 制造芯片的可行性。结果证明这是非常实用的流程，我们取得可观的成果。”
他表示：“一旦掌握诀窍，下一步就可开始追求效能表现了。”这可能包括 PMOS 元件改进作业，目前它们在驱动电流方面落后 NMOS。Chau 进一步指出，问题答案可能是要在晶体管通道里引进“应变”（Strain）。此构想是透过快速通过载流子（Charge Carrier，在这种情况下为电洞）的方式扭曲硅晶体晶格。英特尔早在 2002 年就将应变引入自家元件。IEDM 大会的另一项研究，英特尔展示一种能在奈米带晶体管同时产生压缩应变（Compressive Strain）和拉伸应变（Tensile Strain）的方法。
其他研究组织也正展开堆叠式奈米片的设计研究，尽管有时将它们称为互补式场效晶体管（Complementary FET，CFET）。比利时研究组织 Imec 率先提出 CFET 概念，并于去年 6 月 IEEE 超大型积体电路技术研讨会（VLSI Symposia）发表实作 CFET 的研究报告。但 Imec 元件并非完全由奈米片晶体管制作而成，底层反而是由鳍式场效晶体管（FinFET）组成，顶层则为单一奈米片。台湾研究人员曾发表一篇有关 CFET 实作的研究报告，结构上的 PMOS 和 NMOS 各有一片奈米片。相比之下，英特尔的电路在 3 奈米的奈米片 PMOS 上有一个 2 奈米的奈米片 NMOS，这更接近堆叠有必要元件时该有的样子。
- Intel’s Stacked Nanosheet Transistors Could Be the Next Step in Moore’s Law
（首图来源：Intel）
