半导体制程技术研发愈困难，想精进更先进制程已相当不容易。除了制程微缩这条路，要持续提升半导体芯片效能，3D 堆叠技术也为另一种选择。外媒《TomsHardware》报导，微电子研究所 (Institute of Microeletronics，IME）研究人员表示达成技术突破，透过多达 4 个半导体层堆叠，提升半导体芯片效能。这技术与传统的 2D 制造技术相较，不但可节省 50% 成本，还可用于未来及平台整合设计，如 CPU 和 GPU 甚至是内存整合，实现新一代 3D 芯片堆叠发展。
IME 新一代半导体堆叠法，透过面对面和背对背晶圆键合与堆叠后，以 TSV（硅通孔技术）结合。就是第一层半导体层的面朝第二层，第二层也面向第一层。第二层半导体层的背则朝第三层的背，第三层的面又朝向第四层的面。半导体层结合后，IME 透过专门设计路径蚀刻“压紧”，最终藉 TSV 整合使电流数据流过。
相较台积电和 AMD 的 SRAM 堆叠技术，IME 新技术更进一步。因 AMD 展示采用 3D 堆叠技术的 Ryzen9 5900X 处理器的原型设计，以台积电芯片堆叠技术的产品只有两层半导体层，第一层是 Zen 3 架构的 CCX，第二层是 96MB 的 SRAM 暂存内存。IME 研究人员展示的新一代堆叠技术，透过 TSV 成功黏合 4 个独立的半导体层，并允许不同技术沟通。
报导强调，技术的好处显而易见，也就是允许芯片由不同制程的晶圆制造。近期英特尔演讲也提到 3D 堆叠技术的好处，也表示未来新芯片设计将往这方面发展。不过这样堆叠当然也会带来其他问题，也就是 3D 堆叠技术虽然使芯片运算效率提高，但多层堆叠也必须面对棘手的散热问题。针对未来 3D 堆叠芯片散热需求，目前也有许多散热技术开始开发，未来表现令人期待。
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