现今半导体产业持续朝向更小的制程节点迈进，包括 DRAM 与 NAND Flash 已开始面临到元件微缩的严苛技术挑战。基于 HfO2 材料之铁电内存不仅有更大的尺寸缩微空间，也可实现 3D 结构整合，甚至具备多位元储存的可行性。然而，其又面临着什么样的技术挑战和未来前景呢？（本文出自国立清华大学工程与系统科学系巫勇贤教授，于闳康科技“科技新航道 | 合作专栏”介绍“铁电内存的原理、挑战与展望”文稿，经科技新报修编为上下两篇，此篇为下篇。）
被誉为“实现下世代内存关键技术”的铁电内存
在新兴的内存技术选项中，目前最受到业界期待、最有潜力可突破 von Neumann 架构瓶颈，成为下一阶段内存内运算（In-memory Computing）建构基础者，当属“铁电内存”。现今内存市场仍以 DRAM 与 NAND Flash 为主流，采用二氧化铪（HfO2）材料的铁电内存，不仅具有高极化密度，可大幅缩减记忆胞面积，其良好的镀膜保形特性也有利于以半导体制程建构高积集度的 3D 结构。
就目前的研究进展，铁电内存有可能超越 NAND Flash 储存密度、维持永久记忆时间，又有比 DRAM 更快的写入速度，及近似 DRAM 的耐久性。因此可合理期待，未来它将是弭平 DRAM 和 NAND Flash 界线、实现“储存级内存”与“内存内计算”的下世代内存关键技术。
事实上，铁电内存的技术已发展超过 50 年了，由于其驱动原理是利用电压来改变位元状态，不是使用电流，元件读写时所需的功耗极低。同时，此元件也具备非挥发性、耐久性及转换速度超快等特点，因此一直被视为储存应用的理想技术。
然而，早期的铁电内存发展大多是采用基于钙钛矿族的锆钛酸铅（PZT）来制作，碍于该材料本身的压电特性复杂及制程上保形沉积困难等限制，其产品应用仅局限于利基市场。而近年来随着半导体常见材料 HfO2 被发现具有铁电相特性，且该材料的应用制程复杂度低、成本上更具优势，才终于为铁电内存推升另一波新的产业发展契机。
基于 HfO2 之铁电内存其挑战与机会
基于 HfO2 铁电层的 FeRAM 或是 FeFET 内存，尽管在功率消耗、操作速度、非挥发性与制程相容性等面向均极具有优势，然而在迈向半导体市场最大的挑战来自于反复操作之 endurance 表现。
图九是典型 FeRAM 内存其铁电电容元件（TiN／HfO2 铁电层／TiN）之极化量与操作次数的关系图，图中可明显观察到极化量随操作次数增加而上升（唤醒效应，wake-up effect），而后渐渐劣化（疲乏效应，fatigue effect），铁电电容最终可操作的次数则由铁电层崩溃（breakdown）所限制 [15-16]。
▲图九 FeRAM 内存之反复操作耐受力（endurance）[15]
wake-up 与 fatigue 效应可能会造成了资料的错误判读，因此需要尽量抑制此效应。一般认为 wake-up 是初始时将铁电畴壁钉扎（domain wall pinning）之氧空缺随着操作次数增加而获得能量并重新分布（redistribution），进而舒缓了钉扎现象或是界面处的铁电层晶相由 t-phase 转变成 o-phase 所致。
至于 fatigue 则来自于反复操作下于 TiN电极／HfO2 铁电层界面处 TiOx 所产生的氧空缺并造成电荷捕获（charge trapping），如图十所示，这些被捕获的电荷可能形成新的电偶极并导致铁电畴壁钉扎的结果 [15]，而 breakdown 也与持续地累积氧空缺的数量，形成永久漏电流路径有关 [17]。
▲图十 铁电层发生畴壁钉扎示意图 [15]
抑制金属电极与 HfO2 铁电层之间可能的界面反应是减少氧空缺的关键 [16]，已有文献指出在金属电极沉积后，HfO2 铁电层沉积前，透过适当的 NH3 电浆氮化处理可以有效抑制界面反应，使元件免于唤醒与疲乏效应 [18]。另一方面，减缓 breakdown 效应也是延长铁电内存操作次数的途径之一。
由图二的资讯可发现 HfO2 铁电层之 Ec 较传统钙态矿铁电层增加数倍，虽然有益于抵抗去极化电场或是提高 FeFET 内存之记忆视窗，但另一方面，HfO2 铁电层之 Ec 最高可达到崩溃电场（breakdown field、EBD）的 50 %，反观 PZT 之 Ec／EBD 比值最高仅 10 %，这项参数意谓著 HfO2 铁电层以较为接近崩溃的电场进行操作，因此可操作次数不如采用 PZT 的铁电内存。
提升 Endurance 是主要挑战
欲延长操作次数，降低 HfO2 铁电层之 Ec 是可行的方案之一，文献上已有报导将 Hf0.5Zr0.5O2 铁电层掺入 La 元素可以降低 Ec，endurance 可达到 1011 次，这是大面积铁电电容（2000 μm2）下所呈现最佳的 endurance 表现 [19]。掺杂 Si 元素的 HfO2 也是能降低铁电层 Ec 之制程，透过铁电电容面积微缩至 28 μm2，缺陷密度较能掌控的情况下，endurance 预期可达到 1012 次 [20]。
另外，也有研究团队提出以具有印记效应（imprint effect，因内建电场导致 +Ec／-Ec 不对称的现象）的反铁电（antiferroelectric）材料降低元件的操作电压，研究成果显示 endurance 可超过 1010 次 [18]。由于调控 HfO2 薄膜中掺杂 Zr 的比例即可实现反铁电材料，同样相容于现有制程，是相当值得投入研究方向。若要将 FeRAM 整合于随机存取记忆的应用，endurance 至少要达到 1015 次，因此仍有努力提升的空间。
FeFET 内存的 endurance 通常在 105~109 次，与前述铁电电容元件的落差原因，来自于其 HfO2 铁电层与半导体接触时无可避免的界面反应，使得提升 FeFET 内存之 endurance 更具有挑战性。
图十一显示了从制程与结构的角度提升 endurance 的主要途径，如图十一（a）所示，以硅晶半导体基板为例，HfO2 铁电层在回火的过程中会因为结晶成铁电晶相而使介电常数提高至 25，并于 HfO2／Si 之间会产生介电常数 3.9 的 SiOx 界面层。根据电位移场（electric displacement field）须保持连续性的特性，铁电层电场（EF）与界面层电场（EIL）需满足以下关系式。
此关系式也意谓著铁电层的饱和极化值（Ps）越大反而会造 IL 承受更高的电场，不利于 endurance表现 [22]。以 EF 约等于 Ec（1 MV／cm）估算，当 Ps 大于 5 μC／cm2 时，EIL 将大于 20 MV／cm，极化量越大，EIL 越大，也会越接近界面层崩溃的电场。因此 FeFET 内存的 endurance 通常不是由铁电层本身决定，而是被界面层特性所限制 [19-21]。
▲图十一 不同氧化层堆叠结构之 FeFET 内存示意图 [22]
在不同闸极偏压的极性下，SiOx 界面层的高电场会导致电荷易于由闸极金属或硅通道注入，反复操作下会发生界面陷阱产生（interfacial trap generation）或电荷捕获（charge trapping）效应，前者导致 FeFET 内存元件之次临界摆幅（sub-Vt swing）劣化，而后者则会造成 Vt 的偏移，两者均会使记忆视窗缩小，不利于元件持续操作 [25]。如图十一（b）所示，为了减少电荷注入所造成的负面效应，成长高介电常数界面层，降低 EIL 是可行的方式之一。
如图十二所示，导入介电常数达 9 的 AlON 界面层，由于 EIL 降低，可以有效抑制电荷注入，因此可以在高电压（±5 V）、长时间脉冲（10-4 s）操作下仍达到 105 次的 endurance 表现。
▲图十二 高介电常数 AlON 界面层之 TEM [26]
此外，由于铁电层电场提升，也可以使电偶极做更有效的转换，故也可以在 ±4 V 的电压操作下获得高达 3.1 V 的记忆视窗 [26]。文献上以 SiNx 作为界面层也是类似的概念，结果显示在低电压（±3 V）、短时间脉冲（250 ns）操作下可达到相当出色的 1010 次 endurance 表现 [27]。如图十三所示，导入磊晶 SiGe 通道也可以因为界面层品质改善而达到 endurance 提升的效果 [28]。
▲图十三 SiGe 基板上之铁电薄膜界面特性 [28]
除此之外，有别于多数 FeFET 内存以 n 型通道为研究对象，如图十四所示，近期的研究发现 p 型通道因为热电子（hot electrons）引发的电洞数量较为和缓，故呈现更为优异的 endurance 表现 [29]。
▲图十四 FeFET 于不同通道种类下之 endurance 特性表现 [29]
铁电电容的新元件结构享有较为优异的 endurance 表现，透过调整各层比例使大部分电压落在铁电层，减少界面层的压降，达成减缓电荷注入所造成的负面效应并提高记忆视窗，不仅可靠度表现可以提升，热制程也可以分别调整是此结构的优点。
另一方面，如图十一（c）所示，由于铁电电容元件享有较为优异的 endurance 表现，在前述 FeFET 内存的铁电层与界面层之间沉积金属形成金属／铁电层／金属／界面层／半导体的新元件结构，其中金属／铁电层／金属可视为铁电电容，故元件的 endurance 表现可获得提升。此外，此结构上半部金属/铁电层/金属部分的面积（SF）与下半部金属／界面层／半导体部分的面积（SI）可分别调整其比例使得 SI／SF 大于 1，目的是借由上半部电容值小于下半部电容值，使大部分电压落在铁电层，减少界面层的压降，达成减缓电荷注入所造成的负面效应并提高记忆视窗。
如图十一（d）所示，前述的内存结构可以进一步将上半部铁电电容元件与下半部晶体管元件分别在后段与前段制程完成，不仅可靠度表现可以提升，热制程也可以分别调整是此结构的优点 [30]。不过铁电电容元件的下电极是类似浮动闸极（floating gate）角色，漏电流或反复操作次数过多时可能使浮动闸极累积过多电荷而无法排除，导致发生过度屏蔽（over screen）铁电层极化的现象，使内存无法正常运作，故此结构在材料的选择与厚度上均需要谨慎的设计 [22]。
铁电内存的展望
自 HfO2 铁电材料发现后，为 FeRAM、FeFET 与 FTJ 内存的发展开启了一个新的契机。众多顶尖团队经过 10 年努力，整合了创新的材料、制程与结构，在 FeRAM 与 FeFET 内存领域无论是在低功耗/高速运作、资料保存能力与反复操作下的可靠度表现上均有显著的提升，如图十五所整理各项新兴内存的重要参数比较 [31]，铁电内存极具有竞争优势，各方面的效能预期会持续成长。
未来仍须克服多晶态（polycrystalline）铁电薄膜在元件微缩所面临元件之间（device-to-device）或同一元件不同操作次数之间（cycle-to-cycle）之特性变异性（variability）问题，以符合大规模内存模阵列运作上的需求。
微缩时，每一个元件所包含的晶粒（grain）数量减少，而这些晶粒之晶粒尺寸、晶相分布（铁电性／非铁电性晶相比例）、方向性（orientation）、晶界（grain boundary）特性各不相同，故元件之间的变异性会随微缩而越加明显 [23]，以先进的物性分析技术进行材料微观组织的鉴别将会越来越重要。一个改善变异性的方向是减少晶粒尺寸至 2-3 nm 并保持铁电性，如此可在微缩的元件内包含数百个晶粒并可因为数量较多的晶粒而使得不均匀性被平均后而趋于和缓。控制 HfO2 铁电层成长时的热制程可调整晶粒尺寸，提高降温速度就是实现较小晶粒尺寸的可行方式之一 [10]。
▲图十五 新兴内存与现有 Flash 闪存特性参数比较表 [31]
基于 HfO2 铁电材料之 FeRAM 内存未来发展不仅在于元件微缩性，更在于可实现三维结构、甚至是多位元储存的可行性与前瞻性，在制程复杂性与成本上更具有优势。相较现有内嵌式闪存，FeFET 内存高速、低电压操作、无须设计升压电路控制 wordline 等优点，是未来 In-Memory Computing 架构中极具潜力的内存技术。
基于 HfO2 铁电材料之 FeRAM 内存其 endurance 预期可达到 1012 次，虽然距离商用型基于 PZT 铁电材料之 FeRAM 内存具有 1015 次的可操作次数仍有些差距，但持续挹注研发能量预期将能缩小两者差距。基于 HfO2 铁电材料之 FeRAM 内存未来更具有发展，不仅在于元件微缩性，更在于可实现三维结构 [32]、甚至是多位元储存 [33-34] 的可行性与前瞻性。与 DRAM 相较之下，FeRAM 结构类似，但高极化密度可使记忆胞面积更能有效微缩，因此在制程复杂性与成本上更具有优势 [11]。
基于 HfO2 铁电材料之 FeFET 内存，初期的市场定位在内嵌式内存非挥发内存（embedded nonvolatile memory）[35] 协助运算功能，与现有的内嵌式闪存（embedded flash memory）相较之下，FeFET 内存具有高速、低电压操作、无须设计升压电路（charge pumping circuit）控制 wordline 等优点，因此极具有取代内嵌式闪存的潜力。
长远来看，迈向高密度储存应用的独立型（standalone）内存市场极具有潜力，原因在于单一记忆胞可储存 3 个位元的技术已实现 [13]，且类似 3D NAND Flash 闪存之垂直式 FeFET 内存元件结构也成功展示 [36-37]，透过适当的技术整合是相当有机会的。另外，FeFET 内存在神经型态运算的系统中亦可扮演突触 [38-39] 与神经元 [40-41] 的角色，是未来 In-Memory Computing 架构中极具潜力的内存技术。
铁电内存前景可期，期待早日完成策略布局
综观内存技术走向，随着“内存内运算”的发展，铁电内存不仅在先进制程、元件微缩，甚至多位元储存上，都具备可行性与前瞻性，也因此受到学界与业界的高度瞩目。虽然目前仍需克服耐受性上的不足，不过仍是未来内存内运算架构中，极具潜力的内存技术。
本篇原文作者清华大学巫勇贤教授，多年来致力于铁电内存的学术研究，其团队曾发表过许多重要的研究成果，皆已刊登于国际知名期刊，去年也获选为 IEEE Electron Device Letters 的期刊封面与编辑精选。目前也与闳康科技进行产学合作，以其专业检设设备与技术，共同推动铁电内存研究发展。
然而，欲在铁电内存产业取得领先地位，除了于元件创新技术上须具备优势外，相关的电路与系统封装整合技术也是关键，也期待后续能看见台湾产官学界及早掌握契机，协力进行完整策略布局。
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（首图来源：Shutterstock，图片来源：闳康科技）
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